On Microarchitectural Mechanisms to Tolerate Permanent Faults in CNN Accelerators Supplied at Low Voltage
Year: 2025
Type: dissertation
Abstract: Reducir agresivamente la tensión de alimentación (Vdd) por debajo del umbral mínimo de tensión segura (Vmin) ha demostrado ser una estrategia prometedora para lograr ahorros importantes de energía en circuitos digitales. Sin embargo, este subescalado de tensión presenta desafíos sustanciales para mantener la fiabilidad del sistema debido a una mayor probabilidad de fallos permanentes en los transistores causados por variaciones en el proceso de fabricación en los nodos tecnológicos actuales. Estos fallos pueden afectar gravemente a cualquier dispositivo de computación, incluidos los aceleradores recientes para aplicaciones de aprendizaje profundo. Esta tesis doctoral investiga el impacto de los fallos permanentes en la precisión de los aceleradores de inferencia de Redes Neuronales Convolucionales (CNN, por sus siglas en ingles) que utilizan memorias de activación integradas operando a niveles de Vdd significativamente por debajo de Vmin. A través de una caracterización exhaustiva de los patrones de fallos en estas condiciones, este trabajo identifica diversas oportunidades microarquitectónicas para mitigar los efectos adversos de dichos fallos en la precisión de las CNN, logrando al mismo tiempo ahorros de energía notables. En particular, esta tesis introduce dos técnicas microarquitectónicas novedosas y de bajo costo, denominadas Flip-and-Patch y Shift-and-Safe, diseñadas para mejorar la resiliencia de los aceleradores CNN frente a fallos ocasionados por tensiones de alimentación defectuosas o ultra-defectuosas, respectivamente. La tecnica Flip-and-Patch propone una representacion de datos basada en una operación de inversión de las activaciones con un bajo numero de fallos y utiliza un pequeño almacenamiento de respaldo libre de fallos para aquellas activaciones con un alto numero de fallos. Para mantener la precisión de las CNN bajo condiciones operativas aun mas agresivas, la técnica Shift-and-Safe se construye sobre Flip-and-Patch, incorporando una representación de datos basada en desplazamientos y aprovechando las regiones inactivas de la memoria del acelerador. Ambas técnicas resultan transparentes al programador y no requieren esfuerzos de caracterización específicos para cada aplicación, lo que las hace practicas para su implementación en aceleradores CNN en el mundo real. La idea clave detrás de ambas técnicas es que la precisión de las CNN exhibe cierta resiliencia a las desviaciones en los valores de activación almacenados durante la inferencia, lo que hace innecesario restaurar los valores exactos. En su lugar, el enfoque se centra en minimizar la desviación del valor previsto. Los resultados experimentales muestran que Flip-and-Patch, suministrando a las memorias de activación una tensión con tasa de fallos baja correspondiente a 0,54 V, mantiene la precisión original de las CNN con un impacto mínimo en el rendimiento del sistema (menos de un 0,05% para cada aplicación CNN), logrando en las memorias de activación integradas un ahorro de energía promedio de 16,2% y 54,0% en comparación con memorias convencionales alimentadas a Vmin (0,6 V) y tensión nominal (0,9 V), respectivamente. Ademas, Shift-and-Safe conserva la precisión original de las redes incluso cuando casi una cuarta parte del total de activaciones son defectuosas asumiendo una tensión Vdd con una tasa de fallos alta correspondiente a 0,52 V. En este caso, la degradación promedio del rendimiento del sistema es solo de un 1,8% y el ahorro promedio de energia es un 4,9% y 11,1% en comparación con Flip-and-Patch y una memoria convencional suministrada a Vmin, respectivamente. El ahorro energético escala hasta un 58,9% comparado con suministrar una tensión nominal de 0,9 V. En general, los resultados experimentales demuestran que las técnicas propuestas permiten ahorros de energia significativos al tiempo que preservan la precisión de las aplicaciones CNN y el rendimiento del sistema de los aceleradores CNN, contribuyendo al diseño de aceleradores hardware de redes neuronales confiables y enérgeticamente eficientes en sistemas de inteligencia artificial de próximas generaciones.
Source: Zaguan (Universidad de Zaragoza)
Language: Spanish
Subfield: Electrical and Electronic Engineering
Field: Engineering
Domain: Physical Sciences
Open Access status: green
OpenAlex ID: W7049001779