Year: 2026
Type: dissertation
Abstract: A crescente complexidade dos sistemas digitais modernos alterou fundamentalmente o equilíbrio do esforço no desenvolvimento de hardware.A verificação é um processo demorado dominante na indústria de semicondutores.Garantir a correção funcional exige recursos de engenharia substanciais.Apesar dos avanços metodológicos, a verificação continua a ser altamente manual e conduzida por especialistas.Essa assimetria crescente entre a complexidade do design e a escalabilidade humana motiva a exploração da inteligência artificial generativa como um amplificador estruturado de produtividade na verificação de hardware.Na prática industrial, a Metodologia de Verificação Universal (UVM) surgiu como o padrão para a verificação funcional.A UVM impõe modularidade, abstração em camadas, componentes reutilizáveis e padrões de comunicação padronizados entre drivers, monitors, sequencers e scoreboards.A sua arquitetura e estrutura rígidas criam um ecossistema de código altamente regular.Essa regularidade torna a UVM particularmente compatível com sistemas de IA generativa, que se destacam na produção de boilerplate estruturado, construções modeladas e código consistente com padrões.Esta dissertação investiga se essas propriedades permitem ganhos significativos em automação.Ela avalia testes em SystemVerilog e UVM gerados por IA em relação a uma linha de base desenvolvida manualmente para a verificação de um módulo central I2C.Toda a interação com IA é conduzida exclusivamente através do GitHub Copilot no Visual Studio Code, refletindo uma configuração de engenharia realista.O fluxo de trabalho é iterativo: os ambientes gerados são compilados e simulados usando o Synopsys VCS, e os resultados, incluindo taxas de aprovação, cobertura de código e cobertura funcional, são usados para orientar o processo.Para mitigar o potencial viés de memorização do protocolo, um protocolo sintético simplificado também é introduzido e verificado em condições idênticas.Com base nas observações empíricas, é proposta uma arquitetura de verificação automatizada assistida por IA.A arquitetura formaliza um ciclo iterativo no qual modelos de instruções estruturados geram componentes UVM, a compilação e simulação automatizadas extraem métricas mensuráveis e o feedback é reinjetado no modelo, a fim de produzir um ambiente de verificação progressivamente refinado e funcionalmente correto.Os resultados indicam que a IA generativa pode acelerar de forma consistente a construção de arquiteturas de verificação UVM e reduzir o esforço associado à escrita repetitiva de código estrutural.No entanto, a síntese estrutural não se traduz de forma consistente em eficácia funcional da verificação.Embora o modelo demonstre fortes capacidades na produção de estruturas organizadas de testes e na convergência para ambientes compiláveis, a geração autónoma de estímulos permanece instável, particularmente quando confrontada com uma complexidade mais realista.Os resultados sugerem que o principal valor da IA generativa na verificação de hardware reside na síntese estrutural e na iteração rápida, funcionando como uma camada de suporte dentro de workflows de engenharia disciplinados, e não como um agente de verificação independente.
Author: Miguel Campos Alves de Magalhães
Language: English
Subfield: Hardware and Architecture
Field: Computer Science
Domain: Physical Sciences
Open Access status: green
OpenAlex ID: W7153683247