High performance 65 nm SOI technology with dual stress liner and low capacitance SRAM cell
Year: 2005
Type: conference-paper
Source: Symposium on VLSI Technology
Authors: E. Leobandung, H. Nayakama, D. Mocuta, K. Miyamoto, M. Angyal, H.V. Meer, K. McStay, I. Ahsan, S. Allen, A. Azuma, M. Belyansky, R.-V. Bentum, J. Cheng, D. Chidambarrao, B. Dirahoui, M. Fukasawa, M. Gerhardt, M. Gribelyuk, S. Halle, H. Harifuchi, D. Harmon, J. Heaps-Nelson, H. Hichri, K. Ida, M. Inohara, K. Inoue, K. Jenkins, T. Kawamura, B. Kim, S.-K. Ku, M. Kumar, S. Lane, L. Liebmann, R. Logan, I. Melville, K. Miyashita, A. Mocuta, P. O'Neil, M.-F. Ng, T. Nogami, A. Nomura, C. Norris, E. Nowak, M. Ono, S. Panda, C. Penny, C. Radens, R. Ramachandran, A. Ray, S.-H. Rhee, D. Ryan, T. Shinohara, G. Sudo, F. Sugaya, J. Strane, Y. Tan, L. Tsou, L. Wang, F. Wirbeleit, S. Wu, T. Yamashita, H. Yan, Q. Ye, D. Yoneyama, N. Zamdmer, H. Zhong, H. Zhu, W. Zhu, P. Agnello, S. Bukofsky, G. Bronner, E. Crabb, G. Freeman, S.-F. Huang, T. Ivers, H. Kuroda, D. McHerron, J. Pellerin, Y. Toyoshima, S. Subbanna, N. Kepler, L. Su
Language: English
Subfield: Electrical and Electronic Engineering
Field: Engineering
Domain: Physical Sciences
Open Access status: closed
OpenAlex ID: W1558097909